Cache Hierarchie und Taktraten

Nimmt man die verschiedenen Cache-Stufen unter die Lupe so sieht man, dass sich an der Grösse des L1 sowie L2 Cache nichts geändert hat. Jedem Kern stehen 32KB/32KB L1-Cache zur Seite und alle vier Kerne teilen sich einen 1 Megabyte grossen L2 Cache. Die Verwendung von doppelt so vielen Kernen ohne dabei mehr L2 Cache bereit zu stellen, könnte problematisch sein. Es scheint aber, dass NVIDIA in davon ausgeht, dass nur sehr selten Anwendungen alle vier Kerne dazu bewegen, gleichzeitig auf den Cache zuzugreifen. Ferner sollen die Latenzzeiten des L2 Cache um zwei Zyklen schneller sein als bei Tegra 2. Der L1 Cache hingegen wurde in diesem Punkt nicht überarbeitet.



Nimmt man sich nun noch den Taktraten von Tegra 3 an, so stellt man fest, dass der SoC im Single-Threaded-Betrieb mit bis zu 1.4 Gigahertz taktet. Bei Tegra 2 lag die maximale Taktrate bei 1.0 Gigahertz. Ist mehr als ein Kern aktiv, dann beträgt die maximale Taktrate von Tegra 3 immer noch 1.3 Gigahertz. Zudem kann jeder einzelne Kern nun deaktiviert werden und verfügt dementsprechend über ein Power Gate. Somit benötigt der Tegra 3 lediglich unter Volllast mehr Strom als der Vorgänger. In allen anderen Fällen ist er energieeffizienter. Der fünfte Kern, der ebenfalls auf einem Cortex A9 Design basiert, wird maximal mit 500 MHz getaktet und wie bereits erwähnt in TSMCs LP-Verfahren hergestellt. Befände sich ein hypothetisches Tegra 3 Smartphone beispielsweise gelockt in einer Hosentasche, dann werden die vier weiteren Kerne anhand der Power Gates komplett deaktiviert. So kann schliesslich ein deutlich geringerer Idle-Stromverbrauch realisiert werden.

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